Vol. 3B 19-187

PERFORMANCE-MONITORING EVENTS

Event Specific 

Notes

1: If an instruction contains more than one x87 FP μops, each x87 

FP μop that is specified by the event mask will be counted. 

2: This event does not count x87 FP μop for load, store, move 

between registers.

TC_misc 

This event counts miscellaneous events detected by the TC. The 

counter will count twice for each occurrence. 

ESCR restrictions

MSR_TC_ESCR0

MSR_TC_ESCR1

Counter numbers 

per ESCR

ESCR0: 4, 5
ESCR1: 6, 7

ESCR Event Select

06H

ESCR[31:25]

CCCR Select

01H

CCCR[15:13]

ESCR Event Mask

Bit 4: FLUSH

ESCR[24:9]
Number of flushes

global_power

_events 

This event accumulates the time during which a processor is not 

stopped.

ESCR restrictions

MSR_FSB_ESCR0
MSR_FSB_ESCR1

Counter numbers 

per ESCR

ESCR0: 0, 1
ESCR1: 2, 3

ESCR Event Select

013H

ESCR[31:25]

ESCR Event Mask

Bit 0: Running

ESCR[24:9]
The processor is active (includes the handling of HLT STPCLK and 

throttling.

CCCR Select

06H

CCCR[15:13]

tc_ms_xfer 

This event counts the number of times that uop delivery changed 

from TC to MS ROM.

ESCR restrictions

MSR_MS_ESCR0
MSR_MS_ESCR1

Counter numbers 

per ESCR

ESCR0: 4, 5
ESCR1: 6, 7

ESCR Event Select

05H

ESCR[31:25]

ESCR Event Mask

Bit 0: CISC

ESCR[24:9]
A TC to MS transfer occurred.

CCCR Select

0H

CCCR[15:13]

uop_queue_

writes 

This event counts the number of valid uops written to the uop 

queue. Specify one or more mask bits to select the source type of 

writes.

ESCR restrictions

MSR_MS_ESCR0
MSR_MS_ESCR1

Counter numbers 

per ESCR

ESCR0: 4, 5
ESCR1: 6, 7

Table 19-28.  Performance Monitoring Events Supported by Intel NetBurst® Microarchitecture 

for Non-Retirement Counting (Contd.)

Event Name

Event Parameters  Parameter Value

Description