19-174 Vol. 3B

PERFORMANCE-MONITORING EVENTS

ESCR restrictions

MSR_TC_ESCR0
MSR_TC_ESCR1

Counter numbers 

per ESCR

ESCR0: 4, 5
ESCR1: 6, 7

ESCR Event Select

01H

ESCR[31:25]

ESCR Event Mask

Bit 
0: DD

1: DB

2: DI

ESCR[24:9]

Both logical processors are in deliver mode.

Logical processor 0 is in deliver mode and logical processor 1 is in 

build mode.

Logical processor 0 is in deliver mode and logical processor 1 is 

either halted, under a machine clear condition or transitioning to a 

long microcode flow. 

3: BD

4: BB

Logical processor 0 is in build mode and logical processor 1 is in 

deliver mode.

Both logical processors are in build mode. 

5: BI

Logical processor 0 is in build mode and logical processor 1 is either 

halted, under a machine clear condition or transitioning to a long 

microcode flow.

6: ID

7: IB

Logical processor 0 is either halted, under a machine clear condition 

or transitioning to a long microcode flow. Logical processor 1 is in 

deliver mode.

Logical processor 0 is either halted, under a machine clear condition 

or transitioning to a long microcode flow. Logical processor 1 is in 

build mode. 

CCCR Select

01H

CCCR[15:13]

Event Specific 

Notes

If only one logical processor is available from a physical processor 

package, the event mask should be interpreted as logical processor 1 

is halted. Event mask bit 2 was previously known as “DELIVER”, bit 5 

was previously known as “BUILD”.

BPU_fetch_

request 

This event counts instruction fetch requests of specified request 

type by the Branch Prediction unit. Specify one or more mask bits to 

qualify the request type(s).

ESCR restrictions

MSR_BPU_ESCR0

MSR_BPU_ESCR1

Counter numbers 

per ESCR

ESCR0: 0, 1
ESCR1: 2, 3

ESCR Event Select

03H

ESCR[31:25]

Table 19-28.  Performance Monitoring Events Supported by Intel NetBurst® Microarchitecture 

for Non-Retirement Counting (Contd.)

Event Name

Event Parameters  Parameter Value

Description