Vol. 3C 36-77

INTEL® PROCESSOR TRACE

16.18

SMI during Cx (x>0)

dc

dc

dc

* TSC if TSCEn=1

* TMA if TSCEn=MTCEn=1

TSC?, TMA?, CBR, 

PWRX(LCC, DCC, 0)

See “HW Interrupt” (cases 

14[a-z] in Table 36-50) 

for BranchEn packets that 

follow.

16.19

NMI during Cx (x>0)

dc

dc

dc

* TSC if TSCEn=1

* TMA if TSCEn=MTCEn=1

TSC?, TMA?, CBR, 

PWRX(LCC, DCC, 0)

See “HW Interrupt” (cases 

11[a-z] in Table 36-50) 

for BranchEn packets that 

follow.

16.2

Store to monitored address during 

Cx (x>0)

dc

dc

dc

* TSC if TSCEn=1

* TMA if TSCEn=MTCEn=1

TSC?, TMA?, CBR, 

PWRX(LCC, DCC, 0x4)

16.22

#MC, IERR, TSC deadline timer 

expiration,  or APIC counter under-

flow during Cx (x>0)

dc

dc

dc

* TSC if TSCEn=1

* TMA if TSCEn=MTCEn=1

TSC?, TMA?, CBR, 

PWRX(LCC, DCC, 0)

Table 36-51. PwrEvtEn and PTWEn Packet Generation under Different Enable Conditions (Contd.)

Case

Operation

PktEn 

Before

PktEn 

After

CntxEn 

After

Other Dependencies

Packets Output